【ITBEAR科技資訊】5月30日消息，臺積電在最近的2023技術(shù)研討會上發(fā)布了關(guān)于N3工藝節(jié)點(diǎn)的更多信息。在研討會上，臺積電展示了N3工藝的一些特點(diǎn)，并提到了與N5工藝相比的SRAM(靜態(tài)隨機(jī)存儲器)密度問題。
SRAM作為處理器晶體管等成本的重要組成部分，其密度的改善對于芯片的性能和制造成本至關(guān)重要。然而，根據(jù)臺積電提供的信息顯示，N3工藝的SRAM密度與N5工藝基本相同。這一發(fā)現(xiàn)表明，在近年來芯片的微縮趨勢下，SRAM密度的改進(jìn)明顯慢于邏輯密度的提升，這將對未來更先進(jìn)的芯片工藝進(jìn)展帶來更大的挑戰(zhàn)。
最初，臺積電聲稱N3B工藝的SRAM密度比N5工藝高出20%，但根據(jù)最新信息顯示，實(shí)際的SRAM密度僅提升了5%。這意味著在沒有明顯密度改善的情況下，N3B工藝的制造成本可能會進(jìn)一步增加。
臺積電在技術(shù)研討會上強(qiáng)調(diào)了N3工藝的邏輯密度改進(jìn)，但沒有取得與SRAM密度相同的突破。這一情況使得N3工藝在提高芯片性能和降低制造成本方面面臨更大的挑戰(zhàn)。未來，臺積電需要進(jìn)一步研發(fā)和創(chuàng)新，以克服SRAM密度提升的難題，確保新一代芯片工藝的成功推出。
總的來說，盡管臺積電在N3工藝節(jié)點(diǎn)的邏輯密度上取得了一些進(jìn)展，但與此同時(shí)，SRAM密度的改進(jìn)卻相對較小。這為芯片制造帶來了一定的困擾，臺積電需要在未來的研發(fā)中解決這一問題，以確保其在先進(jìn)芯片工藝領(lǐng)域的競爭力。
