【ITBEAR科技資訊】6月9日消息，楷登電子(Cadence)日前宣布在臺積電3納米(N3E)工藝技術(shù)基礎(chǔ)上成功流片其最新的Cadence 16G UCIe 2.5D先進封裝IP。這款I(lǐng)P采用了臺積電的3DFabric CoWoS-S硅中介層技術(shù)，能夠提供超高的帶寬密度、高效的低功耗性能以及卓越的低延遲，非常適合需要極高算力的應(yīng)用場景。
Cadence的UCIe IP為裸片到裸片通信提供了開放標準，隨著人工智能/機器學(xué)習(xí)(AI/ML)、移動、汽車、存儲和網(wǎng)絡(luò)應(yīng)用推動從單片集成向系統(tǒng)級封裝(SiP)Chiplet的轉(zhuǎn)變，裸片到裸片通信變得越來越重要。目前，Cadence正在與許多客戶合作，其中包括使用N3E工藝的UCIe先進封裝IP的測試芯片已經(jīng)開始發(fā)貨并可供使用。這個預(yù)先驗證的解決方案可以實現(xiàn)快速集成，為客戶節(jié)省時間和精力。
Cadence的UCIe PHY和控制器的異構(gòu)集成簡化了Chiplet解決方案，并具有裸片可重復(fù)使用性。完整的解決方案包括UCIe先進封裝PHY、UCIe標準封裝PHY和UCIe控制器等。UCIe先進封裝PHY專為支持5Tbps/mm以上Die邊緣帶寬密度而設(shè)計，能夠在顯著提高能效的同時實現(xiàn)更高的吞吐量性能，并可以靈活集成到多種類型的2.5D先進封裝中。UCIe標準封裝PHY則可以幫助客戶降低成本，同時保持高帶寬和高能效。而UCIe控制器則是一種軟IP核，可以在多個技術(shù)節(jié)點進行綜合，并支持多種選項，如流、PCI Express(PCIe)和CXL協(xié)議。
據(jù)ITBEAR科技資訊了解，UCIe聯(lián)盟主席Debendra Das Sharma博士表示：“UCIe聯(lián)盟支持各公司設(shè)計用于標準和先進封裝的Chiplet。我們非常高興地祝賀Cadence在實現(xiàn)先進封裝測試芯片的流片里程碑上取得的成就，該芯片使用基于UCIe 1.0規(guī)范的die-to-die互連。成員公司在IP(擴展)和VIP(測試)方面的進展是該生態(tài)系統(tǒng)中的重要組成部分。再加上UCIe工作組的成果，業(yè)界將繼續(xù)看到基于開放行業(yè)標準的新Chiplet設(shè)計進入市場，促進互操作性、兼容性和創(chuàng)新。”
Cadence一直是Chiplet系統(tǒng)解決方案產(chǎn)品領(lǐng)域的先驅(qū)，并將繼續(xù)推動先進節(jié)點和封裝架構(gòu)中各種多Chiplet應(yīng)用的性能和能效極限。Cadence的全球副總裁兼IP事業(yè)部總經(jīng)理Sanjive Agarwala表示：“我們認為，協(xié)調(diào)整個行業(yè)的互連標準十分重要，而UCIe IP可作為橋梁，為大型系統(tǒng)級芯片提供開放式Chiplet解決方案，達到或超過制造的最大光罩極限。基于臺積電N3E工藝的UCIe先進封裝流片是為客戶提供開放式Chiplet連接標準的關(guān)鍵里程碑和承諾。”
Cadence 16G UCIe 2.5D先進封裝IP支持Cadence的智能系統(tǒng)設(shè)計(Intelligent System Design?)戰(zhàn)略，該戰(zhàn)略旨在實現(xiàn)SoC的卓越設(shè)計。
