首先初學(xué)者學(xué)習FPGA時，不是說選擇了Verilog作為之后你經(jīng)常用到的編程語言后就不需要再學(xué)習VHDL，它們之間不是相互替代的關(guān)系，而你選擇使用哪一個語言是根據(jù)自身的情況而定，主要還是看你負責的項目需要用到哪一種語言，或者看你學(xué)校的導(dǎo)師要求你用哪一種編程語言。
那如果你不需要考慮以上的編程語言限制問題，那你可以參考一下幾點;
第一：VHDL是強類型的，它不允許你存在錯誤的代碼，這對初學(xué)者的要求更高一些，而Verilog是弱類型的，允許你編寫錯誤的代碼，完成一個項目更容易成功。
第二：同一段命令的輸入，VHDL需要大量輸入代碼，而Verilog通常只需要較少的代碼就可以完成相同的操作。
第三：Verilog和C語言有一定的相似度，這對有c語言基礎(chǔ)的人來說是有優(yōu)勢的，但是缺點在于如果你思辨能力不太好會在做項目的過程中花很多時間去區(qū)分這是C語言還是Verilog。
第四：現(xiàn)在大多數(shù)年輕人用Verilog的居多，而年紀較大的工程師或?qū)焸兌几矚g使用VHDL，從相關(guān)數(shù)據(jù)顯示在全球使用Verilog語言的人也是多于VHDL。
Verilog和VHDL各自有各自的有點和缺點，大家需要根據(jù)自身情況來選擇適合自己的語言類型，如果你導(dǎo)師使用的是VHDL而你的導(dǎo)師使用的Verilog那你可以先學(xué)習Verilog，再簡單學(xué)習VHDL，能夠看得懂VHDL就可以了。
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